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【CPLD EPM570】Verilog实现按键检测

Verilog实现按键检测

1 原理图

共5个按键,其中一个作为Reset按键(设计未加电容,可以考虑优化),每个按键采用一个IO检测,低电平表示有按键按下。

【CPLD EPM570】Verilog实现按键检测

【CPLD EPM570】Verilog实现按键检测

2 CPLD代码

module key (

clk_24m,

reset_n,

ledline, //调测用LED点灯信号。

Key_line //按键输入信号。

);

input wire clk_24m;

input wire reset_n;

output wire [7:0] ledline;

input wire [3:0] Key_line; //4个按键,每个按键一位IO。

/****************************************************************************** 按键检测信号是输入信号,内部加延迟去抖动,检测8个24M时钟周期,当检测到8个时钟周期都为低时,才确认按键按下。

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